Дистрибуција на енергија на системи на чипс Вистинска моќност на вистинското место; Дизајн на полупроводник;
11 септември 2006 година, 09:38 часот | Ерсин Бејрет
Во чекор до 65 nm, структурите ќе бидат помали, но матриците ќе останат во суштина иста големина како и чиповите од 90 nm. Ова значи дека има многу повеќе простор на располагање, што секако ќе биде исполнето со се повеќе и повеќе компоненти. Но, како овие се снабдуваат со електрична енергија?
Дистрибуција на енергија на системи на чипови
Во чекор до 65 nm, структурите ќе станат помали, но матриците ќе останат во суштина иста големина како и чиповите од 90 nm. Ова значи дека има многу повеќе простор на располагање, што секако ќе биде исполнето со се повеќе и повеќе компоненти. Но, како овие се снабдуваат со електрична енергија?
Еден од погорливите проблеми во дизајнот на SoC (System-on-Chip) се падови на напон кои се разликуваат со текот на времето во снабдувањето со одделни функционални блокови. Овие доведуваат до повеќе или помалку сериозни функционални нарушувања, но исто така ги ограничуваат перформансите. Како резултат, бројот на соодветни симулации и количината на податоци што треба да се проценат се зголемуваат, а времето потребно за ова се зголемува. Овие симулации се скапи, но тие се единствениот начин да се најдат структурни „остатоци“ во мрежата за дистрибуција на електрична енергија, како што се врски со високи вредности на отпор кои можат да произлезат од металната обработка. Откако ќе се елиминираат ваквите артефакти, симулацијата мора да се повтори - непотребните повторувања се предпрограмирани.
Разумен пристап ќе биде претходна проверка на мрежата за дистрибуција на електрична енергија и само тогаш да се спроведат симулации на напон и електримиграција. Ова може да се направи со еден вид формална верификација во која тврдењата (тврдењата или претпоставките) може да се проверат независно од соодветните тест клупи.
Пад на напон со последици
Дистрибуцијата на енергија на чип е проблематична дури и со 130 nm. Пакетите со флип-чип го олеснуваат проблемот, но тие се многу скапи. Па дури и овој процес на пакување бара темелна анализа на дизајнот. Табелата 1 прикажува неколку примери на дефекти поврзани со дистрибуцијата на електрична енергија.
Најважните прашања на кои мора да се одговори секој пат кога ќе се дизајнира SoC се:
- Дали пиновите за напојување на сите тврди макроа (на пр. RAM мемории) се правилно поврзани со електричната мрежа?
- Дали пиновите за напојување на сите стандардни ќелии се правилно поврзани со дистрибутивната мрежа?
- Дали има неисправни геометрии во електричната мрежа?
За да одговорат на овие прашања, развивачите вршат проверки за веродостојност на симулации на напон, ги проверуваат флуктуациите на напонот во однос на глобалните проблеми, бараат нејасни области и ја разгледуваат околината на макроата. Ако продолжите особено внимателно, исто така ќе извршите анализа du/dx на резултатите од симулацијата со цел да пронајдете силно локализирани ефекти.
Сепак, со помош на формална верификација на мрежата, на овие прашања може да се одговори многу порано и без такви симулации.
Табела 1: Типични грешки поврзани со дистрибуцијата на електрична енергија на чипот